Arquitectura de la computadora: ¿cómo funciona el soporte de hardware para el acceso a la memoria no alineado en los procesadores modernos?

Los controladores de memoria son un tema muy complejo y esto es solo una descripción general. Además, al no trabajar en un subsistema de arquitectura de memoria en particular, no puedo decir con certeza cómo lo hace alguno en particular. Pero me arriesgaré a adivinar. También hay miles de formas diferentes de hacer cualquier cosa, por lo que esto puede ser correcto o no, dependiendo de la arquitectura, el procesador y varias compensaciones de diseño.

Hay (como mínimo) dos escenarios que quizás desee abordar. El primero es un subconjunto no alineado del tamaño de direccionamiento predeterminado de la memoria y el segundo es un superconjunto no alineado del tamaño de memoria direccionable predeterminado. La mayoría de la memoria es byte direccionable. Incluso si hay un bus 4B u 8B, tendrá selecciones de bytes. Pero el subsistema de memoria del procesador solo puede admitir 4, 8 o un tamaño de acceso de memoria mayor, generalmente para permitir un mayor ancho de banda. Esto es diferente al tamaño de página de la memoria. Y es diferente aún para la memoria fuera de caché frente a la memoria principal. Sería diferente para la memoria de una CPU que la memoria de una GPU, pero todos necesitan hacer cosas similares.

Hagamos un ejemplo hipotético simple. Tal vez tiene una estructura de datos que es una matriz de bytes y desea trabajar en un solo byte o en una colección más grande de bytes.

Supongamos que desea un solo byte de un conjunto más grande de memoria direccionable. El controlador de memoria buscará el tamaño mínimo direccionable, digamos 4B, y enmascarará todo menos el byte que desee y lo cambiará al byte menos significativo del bus de datos para transferirlo a un registro para el procesador.

Del mismo modo, si desea un número de bytes mayor, pero no alineado, y supone que esos bytes abarcan el rango mínimo direccionable del controlador de memoria, tal vez 4B, el controlador de memoria solicitaría las dos palabras y haría la alineación necesaria.

Los procesadores integrados pueden admitir una granularidad más fina que las arquitecturas de servidor (o no, dependiendo de la combinación de servidor / chipset). He trabajado en diseños que abordan palabras o palabras de 64B o ‘palabras’ de 4kB y en un nivel y trabajo en bytes o bits en otro. Depende en gran medida de su aplicación y procesador. Pero los ciclos son baratos en las tuberías de memoria, que son profundas, por lo que gastarán los ciclos en la alineación. Agregue memoria virtual, TLB y hay otra capa de indirección que el controlador debe administrar. Por otro lado, las estructuras de datos eficientes en la memoria permiten un acceso eficiente a la memoria que puede eliminar ‘burbujas’ en la obtención de datos de la memoria.

Los accesos de memoria no alineados generan dos accesos alineados y una operación de fusión. Esto puede hacerse a nivel del controlador de caché o dividiendo el acceso en varias microoperaciones.