¿Cuándo se moverá la RAM a la CPU? ¿Es posible que tengamos “superchips” donde todos los componentes estén en matriz, como el almacenamiento flash NAND y los circuitos integrados de comunicaciones inalámbricas? ¿Existe una limitación técnica que obligue a la RAM a seguir siendo un componente separado?

Parece que esto no se ha actualizado en mucho tiempo y la mayoría de las respuestas están interesadas en el caché y no en el ram, así que estoy aquí para brindarle una actualización divertida.

Está sucediendo este año. Echa un vistazo a HBM. (Página en amd.com)

Amd se ha asociado con una compañía para hacer lo que se llama memoria de alto ancho de banda, memoria de gráficos a bordo ubicada en un intercalador de GPU. Esto permite un aumento masivo en la velocidad de comunicación ya que hay una conexión física entre el ram y la GPU. Esto también da una disminución en el consumo eléctrico general por punto de rendimiento. Es verdaderamente una nueva tecnología maravillosa.

Actualmente, esta tecnología solo está disponible en unidades de procesamiento de gráficos (GPU), pero tendría sentido que la tecnología eventualmente salte a las CPU. Actualmente, el límite es de solo 4 gb de HBM en los troqueles V1, pero el próximo año habrá un aumento de 8 gb y nVidia también utilizará la tecnología.

El sitio de AMD menciona que HBM puede usarse en GPU y CPU. Se aseguran de llevar esto a casa a través del artículo, por lo que en este punto es razonable esperar que al menos AMD comience a producir CPU con grandes cantidades de RAM incorporada en el futuro cercano.

RAM ya está en marcha, pero no en la forma en que se ha respondido en las otras preguntas.

La DRAM en general no puede integrarse en el chip ya que la fabricación de DRAM requiere un proceso de fabricación diferente frente a un proceso diseñado para la lógica de fabricación. Se ha desarrollado una tecnología DRAM que puede integrarse en el mismo dado que la lógica estándar. Como era de esperar, esto se llama Embedded RAM (o eDRAM): eDRAM

eDRAM ha sido implementado en varios productos de mercado masivo por IBM, como Power7, XBOX 360, Nintendo GameCube, Wii y Wii U.

Entonces, en el pasado, se buscaba este Santo Grial, llamado integración a escala de obleas.

Se gastaron miles de millones de dólares (y estamos hablando de los miles de millones de 1980, no miles de millones posteriores a Facebook), y todo no fue a ninguna parte.

Sin embargo, hubo algunos aprendizajes interesantes de todo, muchos de los cuales condujeron a la versión moderna de las supercomputadoras, todas ellas máquinas de memoria distribuida.

Cuando comienzas a intentar escalar, empacar más cosas en el dado, te encuentras con tres problemas reales. Una es la ruta, la otra es el rendimiento, la otra es el calor. Todos terminan matando su capacidad de producir un dado que tiene todo lo que realmente necesita para hacer una computadora efectiva de alto rendimiento. (Como han señalado otros, los componentes SOC son omnipresentes para usos de bajo rendimiento que requieren procesadores integrados, pero incluso ellos tienen algunos componentes externos).

Lo que termina sucediendo es esto: si construye un chip con rutas realmente buenas a la memoria y E / S, y si apila suficiente caché para evitar errores claros para la gran mayoría de la ejecución entre cambios de contexto (que explotan su caché de todos modos), entonces es mucho más eficiente dividir el diseño en componentes que no comparten un dado.

También significa que el rendimiento es muy, muy alto. Míralo de esta manera: Intel construye esencialmente el mismo chip y, dependiendo de cómo se deshacen, los vende como i3, i5, i7, Xeon, etc. La memoria se construye de la misma manera: los chips que se agotan a medida que se venden con un rendimiento superior se venden por más, los que no se empaquetan en unidades de bajo rendimiento que se venden por menos.

Ahora, aplique esto a todo en un dado. ¿Qué pasa si la memoria es espectacular, pero la CPU es regular? ¿O si dos de los núcleos de la CPU son increíbles, dos son más o menos, pero la memoria apesta? Pierdes toda tu opcionalidad para deshacer las cosas de una manera que conserve el rendimiento económico si las unes demasiado.

En teoría, es una buena idea. En la práctica, los caprichos de la química cuántica en las obleas y la imprecisión del proceso de fabricación de troqueles significa que simplemente no es práctico.

¿Ves todas esas fichas? Eso es 2 GB de RAM, no mucho. No estoy seguro de si este módulo de memoria en particular también tiene memoria en la parte posterior. Si quisieras colocar todo eso en un solo dado junto con una CPU, el chip sería demasiado grande para fabricarlo. Además de las limitaciones de tamaño, las CPU generalmente están construidas con tecnología de proceso que está sesgada hacia un alto rendimiento. Tiene diferentes necesidades que la RAM. Dicho esto, la mayoría de las CPU tienen cierta cantidad de caché local integrada. Este es un diagrama de troquel del Intel i7 (uno más antiguo, pero aún ilustrativo)

Vea el caché de nivel 3 en la mitad inferior del chip. Ocupa alrededor de un tercio del área y se registra en 8MB. Ahora imagine que quería 8GB en su lugar …

Entonces, las razones principales: silicio del procesador optimizado para el rendimiento, silicio RAM optimizado para la densidad. Limitaciones físicas al tamaño del troquel (las máquinas tienen límites de tamaño al igual que las tecnologías de empaque), Impactos en el rendimiento (troqueles más grandes reducen sustancialmente el rendimiento). Por lo tanto, es poco probable que haya grandes cantidades de RAM en la misma pieza de silicio que la CPU, pero es algo más probable que se puedan empaquetar juntas (ya sea en un módulo multichip o apiladas). Mejorar el ancho de banda y la velocidad de transferencia entre el procesador y la memoria es un problema en el que se ha trabajado durante muchos años y se seguirá trabajando.

Primero debe comprender por qué queremos que esos chips se integren en el dado. Al tener los componentes (como la memoria) más cerca, podemos acceder a ellos con latencias más bajas. Al tener las piezas en el troquel, esa área de silicio es más barata que fabricar un chip completamente separado.

Sin embargo, en cierto punto tienes tanta lógica que tu dado se vuelve masivo. Un fabricante de chips tendrá dificultades para producir estas piezas con rendimientos lo suficientemente altos como para obtener ganancias. Por ejemplo, un chip de $ 1000 no tendrá éxito en un teléfono celular. Existen trucos, como apilar troqueles pequeños (TSV o vías de silicio) y paquetes de apilamiento (paquete sobre paquete) que le permitirán producir troqueles más pequeños de alto rendimiento. También podrá ordenar los componentes de acuerdo con el rendimiento y emparejarlos adecuadamente. Una aplicación común cuando se apila es emparejar un chip de memoria con un chip de CPU. Sin embargo, tenga en cuenta que las técnicas de apilamiento tienen sus propios problemas de fabricación y fiabilidad (costo de fabricación, problemas térmicos con troqueles apilados, problemas de depuración entre los chips apilados, etc.).

Es un acto de equilibrio cuidadoso entre el tamaño, el rendimiento y el costo, y las decisiones (qué incluir en el dado, apilar o no, etc.) deben decidirse temprano durante el ciclo de desarrollo del producto.

Editar: el chip Crystalwell de Intel es un módulo multichip que contiene un chip eDRAM grande + un procesador basado en Haswell.

Intel ya tiene 128 MB en chip eDRAM con algunos de sus chips Haswell. La Xbox One también tiene 32 MB de eSRAM en chip. La DRAM es más lenta que la SRAM, pero puede tener una mayor capacidad por unidad de área, por lo que la DRAM sería el reemplazo natural de la memoria externa. Sobre todo teniendo en cuenta que la memoria externa también utiliza la tecnología DRAM.

La única razón por la que la RAM en el chip no está en el mismo dado, sino solo en el mismo paquete, es porque es más económico de esa manera. A medida que los transistores se vuelven más pequeños, debería ver el movimiento de la RAM del paquete al morir. Lo mismo sucedió en el pasado, donde el proceso de integrar una parte en la CPU comenzó con colocarlo en el mismo paquete, y luego en el mismo dado en generaciones posteriores de cpus.

La tecnología es posible, la única limitación que tenemos ahora es la capacidad. Un dispositivo de memoria puede contener muchos troqueles DRAM, generalmente 8 o 16. No hay mucho espacio en un paquete de CPU, y también existe el deseo de hacer que el paquete de CPU sea más pequeño. Es por eso que solo vemos 128 MB de eDRAM en una CPU Intel, pero generalmente 4 u 8 GB en una tarjeta de memoria.

La solución al problema de capacidad debería venir a través de la memoria apilada (también conocida como memoria 3D). La idea no es apilar troqueles uno encima del otro, sino en el proceso de fabricación construir troqueles con múltiples capas que puedan soportar más lógica. Los datos pueden pasar a través de las capas por lo que se llama ‘a través de Silicon Vias’, esencialmente líneas que atraviesan las capas. Si creó un chip con 8 pilas, podría colocar 1 GB en aproximadamente la misma área que ocupa un dado de 128 MB.

La memoria apilada ya se está utilizando en el espacio NAND para unidades de estado sólido. Esa es la tecnología que se usa para aumentar las capacidades de SSD (aunque el acto de reducir los transistores también se usa como técnica). Creo que Samsung ya tiene NAND de 8 capas y está trabajando para obtener 16 capas pronto. Y hay potencial para incluso más que eso.

El Hybrid Memory Cube Consoritum está trabajando en tecnología apilada para DRAM, debe verificarlo: Hybrid Memory Cube Consortium. Muchas de las grandes empresas también están trabajando en esta tecnología. Puedes leer las ideas de Justin Rattner de Intel de 2005 sobre el tema: IDF Spring 2005 – Día 3: Keynote de Justin Rattner, Prediciendo el futuro.

Tiene.

Un procesador Intel i7, con un caché L3 de 8Mb tiene aproximadamente 170 veces más RAM en su CPU que mi primera computadora en total (48k).

El problema no es una limitación técnica inherente: [EDITAR: vea el comentario del usuario de Quora sobre por qué esto no es realmente cierto] es uno de carácter abierto y económico. Cuanta más RAM podamos poner a disposición, más ricas serán las aplicaciones que la usen … Entonces, para cuando podamos instalar X RAM en un chip, existen usos que requieren 100X ram.

… Pero por cada dispositivo que necesite X cantidad de RAM, habrá otro dispositivo que puede administrar 1/100 de X, siempre que pueda ser 1/50 del peso y consumir 1/25 de la potencia.

Y es mucho más barato producir chips en masa con “suficiente RAM para 8Mb de caché” y dejar que los fabricantes de dispositivos agreguen RAM de lo que es para que los fabricantes de chips produzcan una versión de 8Mb y una versión de 16Mb y una versión de 32 Mb, y […] una versión de 1 Gb, y una versión de 2 Gb, y una versión de 4 Gb, y […] una versión de 1 Tb, y una versión de 2 Tb, y una versión de 4 Tb, y […]

La respuesta simple es que los procesos de semiconductores que producen lógica aleatoria (CPU) y células DRAM son en gran medida incompatibles. La lógica aleatoria necesita grandes cantidades de interconexiones y DRAM necesita grandes áreas de dispositivos extremadamente uniformes. Si bien ambos son fabricados en grandes obleas de silicio, los detalles del procesamiento son muy diferentes porque los requisitos son muy diferentes.
La memoria en las CPU (en cachés, TLB y similares) son celdas ram casi completamente estáticas que usan 4-6 transistores para almacenar un bit. Las células DRAM almacenan un bit en un transistor. Dada esta gran diferencia en la arquitectura, los módulos de múltiples chips son un mejor enfoque que tratar de obtener toda la DRAM en el mismo chip que las CPU.

Las CPU con memoria y circuitos de entrada-salida suelen denominarse SoC y Webysther Nunes, Scott Welch y Michał Fita.

No se usan para PC, pero se usan en dispositivos como Rasberry Pi, Arduino y dispositivos similares.

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El Rasberry Pi tiene una salida HDMI para una pantalla y con un teclado y un mouse puede ejecutar un sistema operativo Linux.

El Arduino es bueno para controlar motores, luces, servos y conectarse a todo tipo de sensores. Los dispositivos domésticos inteligentes probablemente contienen un SoC.

Es una buena pregunta Como usted señala, ha habido una tendencia continua de integración de dispositivos informáticos (que se extiende a lo largo de varias décadas) en la que la funcionalidad que antes realizaba un hardware separado migró de los periféricos a la placa base a la matriz de la CPU (o más bien “sistema en chip”).

Esta parte de la pregunta llega al núcleo de la misma:
¿Existe algún tipo de limitación técnica que obligue a la RAM a seguir siendo un componente separado?

Sí hay. DRAM logra una alta densidad de memoria y baja potencia mediante el uso de un solo condensador con un solo transistor de acceso para formar una celda de memoria de un solo bit (en comparación con el diseño de 6 transistores de una celda SRAM estándar utilizada en la memoria caché del procesador). El condensador DRAM almacena la carga, mientras que el transistor aisló esa carga almacenada para que no se filtre, excepto al leer o escribir. En una buena DRAM moderna, el condensador puede retener suficiente carga para retener de manera confiable su valor 1/0 durante muchos milisegundos, que es una antigüedad en el marco de tiempo de escala de nanosegundos en el que operan las CPU. Esta frecuencia de actualización relativamente lenta reduce el consumo de energía.

El problema es este: DRAM requiere un proceso de fabricación capaz de fabricar condensadores grandes, pero en la mayoría de los otros dispositivos electrónicos digitales no queremos capacitancia. Los condensadores almacenan carga, lo que significa que se resisten a mover esa carga, lo que significa que efectivamente ralentizan el funcionamiento de los circuitos lógicos.

Es muy difícil llegar a un proceso de fabricación que pueda producir tanto lógica rápida como condensadores grandes en el mismo troquel, sin comprometer tampoco.

Ha estado allí por décadas ya. Lo llamamos “caché”.

Si realmente quiere ir por completo, pregunte cuándo estará disponible el almacenamiento persistente (por ejemplo, SSD) “en el chip”.

Ha estado allí por casi cuatro décadas. Ver Intel MCS-48. Este potente microcontrolador se entregó con la friolera de 64 bytes de RAM a bordo, aunque las versiones posteriores lo aumentaron a 1K. Este procesador alimentaba dispositivos de computación tan nobles como el teclado de PC de IBM, el sintetizador Korg 61 y alrededor de un millón de temporizadores de horno de microondas.

Esto existe, se llama SoC o estilo BGA. Para dispositivos como teléfonos inteligentes y tabletas, normalmente se utiliza LPDDR2 / 3, procesador y PCH optimizados.

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RAM ya está presente en el dado de la CPU hasta cierto punto. Está presente en forma de SRAM que forma el caché de la CPU y posiblemente, los registros de la CPU.

Si te refieres a DRAM, entonces hay una razón para que no esté en el dado de la CPU real.

mira esto :

Estas son todas las celdas de memoria. Lo que nos interesa aquí es la figura dye, ambas son DRAM.

Una celda de memoria DRAM contiene 2 elementos clave: un transistor y un condensador (que permite su pequeño tamaño frente a una celda SRAM de 6 transistores) dispuestos de esta manera:

El condensador está arraigado profundamente en el silicio. La memoria en sí misma se basa mucho más en la operación “analógica”, con el condensador sosteniendo la carga y necesita actualizarse periódicamente.

Todo esto significa que el proceso de fabricación debe ser específicamente adecuado para la fabricación de DRAM. En el primer diagrama, (figura d), puede ver una celda DRAM que se hizo con un proceso lógico estándar, como con qué se hace una CPU. Junto a él, puede ver DRAM hecho con un proceso adaptado a él. Es considerablemente más pequeño. Es posible hacer DRAM en el mismo proceso y morir como una CPU, es mucho menos eficiente, por lo que los 2 componentes nunca se combinan.

Creo que es un caso similar con nand, por lo que nunca se incluye a bordo. Posiblemente paraliza la flexibilidad del usuario final al bloquearlos en una cantidad de almacenamiento específica, posiblemente más que ram.

Las comunicaciones son un poco diferentes. técnicamente funcionan mejor en procesos optimizados, pero pierdes mucho menos al convertirlos en tecnología lógica estándar, y a menudo ya están incluidos en esos chips.

Es posible que algún día veamos RAM, CPU y comunicaciones en el mismo paquete, como lo está haciendo AMD con HBM, pero dudo que alguna vez los veremos a todos en el mismo dado. Las compensaciones son simplemente demasiado grandes.

Agregando a la respuesta de Lee Bratina.

Actual Gen HBM, el HBM1 está limitado a 4GB por pila. Con HBM2 será fácil obtener incluso 8 GB por pila.

¿Por qué es tan importante para AMD tenerlo en la CPU?
La mayor parte de los ingresos de AMD proviene de la venta de las siglas APU para las Unidades de Procesamiento Acelerado. Estos son básicamente CPU AMD y una GPU AMD Radeon de bajo consumo en el mismo dado. Esto crea un tipo de SoC (System-o-Chip) que como una buena CPU y una gran GPU (AMD tiene las mejores y más rápidas GPU integradas). Estos son muy similares a las GPU dedicadas, por lo tanto, también necesitan una memoria muy rápida (la GPU dedicada R9 290X tenía una memoria que funcionaba a más de 320 GB / s).

Para las APU de la generación actual, una RAM más rápida mejora mucho el rendimiento de los gráficos. Agregar HBM en la matriz no solo resolverá este cuello de botella de memoria relacionado con la GPU de la matriz, sino que también reducirá el área y la complejidad de la placa base, lo que dará como resultado una computadora portátil mucho más delgada, liviana y eficiente con un rendimiento casi superior.

A pesar de los posibles problemas de calor, he estado discutiendo esto durante años. Al diseñar la CPU, expanda el troquel para contener la memoria máxima direccionable. De hecho, dada la investigación previa de AMD sobre la redundancia en el chip, coloque más memoria para permitir futuras fallas que son manejadas por un controlador de memoria separado (al igual que la nivelación de desgaste en Compact Flash).

En los años 90, antes de la “división Pentium”, cuando las CPU eran compatibles entre sí, se podía comprar el MoBo según las especificaciones, y luego elegir entre Intel, AMD o Cyrix. Desde la división (y desaparición de Cyrix), se está comprometiendo con una CPU al elegir una placa. Me molesta mucho cuando descubro que tengo un chip que puede manejar 64 GB de memoria, pero la placa solo admitirá 16 GB. Ahora, solo compro combos donde la CPU ya está instalada en el MoBo y solo confío en las especificaciones de memoria del MoBo. Tengo dos placas Gigabyte / AMD que admiten 32 GB. Ni siquiera me he molestado en ver si la CPU es realmente capaz de abordar más. Trabajan juntos. Han sido probados juntos. Si uno u otro falla, no estoy perdiendo el tiempo para averiguar si se trata de CPU o MoBo, simplemente ceder a la “disposición” y comprar un combo de reemplazo.

Es ciertamente concebible que podamos tener una computadora de “un chip” donde el único propósito del MoBo sería convertir los pines del chip en conectores accesibles (video, teclado, etc.). El problema con un superchip es la capacidad de servicio. Si algo falla, debe reemplazar todo el chip. Si eso es solo $ 3.00, entonces todo está bien en el mundo. Si es $ 3,000.00 está fuera del rango del consumidor. La redundancia incorporada que mencioné se hace fácilmente para RAM, pero ¿se va a duplicar todo (video, SSD, USB, etc.)? Eso se convertiría en un costo prohibitivo.

Un superchip también ahoga el desarrollo de terceros. nVidia ha estado enfrentando grandes problemas en el mundo de Linux por no publicar la información requerida para los controladores de video. Si toda esa tecnología variante está alojada en un chip, ¿AMD o Intel van a fabricar super-chips específicos del cliente, algunos con Radeon, otros con nVidia, etc.? En realidad, haría que el juego de recopilación y combinación de componentes actual sea aún más difícil en lugar de más simple.

Si bien el argumento de la arquitectura de que la DRAM está basada en capacitores en lugar de en transistores es válida, todavía tendría sentido fabricar la memoria en la misma oblea separada de la CPU por unos pocos mm en lugar de la distancia actual que se mide en cm enteros. Eliminaría más de 200 pines en el diseño actual del chip y, creo, AMD podría dar un paso adelante implementando esto más pronto que tarde: la autocomprobación incorporada en el encendido y el cambio de ruta alrededor de “unidades” defectuosas ya ha sido hecho.

¿Cuándo, si alguna vez, se moverá la RAM a la CPU?

La equivalencia, tan rápida como el sistema operativo RAM, no está tan lejos como muchas personas que responden a continuación se dan cuenta;

La memoria universal se está desarrollando en este momento;

La memoria universal se refiere a un dispositivo de almacenamiento de datos de computadora hipotético que combina los beneficios de costos de DRAM, la velocidad de SRAM, la no volatilidad de la memoria flash y la durabilidad infinita. Tal dispositivo, si alguna vez es posible desarrollarlo, tendría un efecto de largo alcance en el mercado informático.

Supongo que la memoria volátil siempre puede ser un poco más rápida ya que la no volátil aumenta la velocidad, sin embargo, llegaremos al momento en que alguien como yo no notará la diferencia de velocidad entre los dos y optará por la memoria universal, o una combinación de los dos para el mejor híbrido

Creo que el Optane de Intel es el primer paso hacia ese momento

En realidad, tenemos CPU con RAM dentro del mercado, estos son más bien controladores µ o SoC. La cantidad de memoria suele ser pequeña. Poner memoria en la matriz de la CPU en el mismo mosaico de silicona es muy costoso.
De hecho, también tenemos RAM en CPU x86, ya que el caché L3 es RAM de doble puerto. Pero la cantidad sigue siendo pequeña (porque es RAM estática). Hay trabajos en curso sobre la tecnología de apilamiento. Ya está en uso en SoC, GPU y ahora se aplicará a APU.
AMD trabaja con Hynix para el desarrollo de memoria apilada 3D de gran ancho de banda
Informe: las APU AMD Carrizo se apilan en la memoria

Por lo tanto, en efecto de esta tecnología, el bloque único de la electrónica digital de múltiples capas extremadamente escala de integración abandonará la fábrica. En teoría, podemos imaginar que el teléfono inteligente moderno o incluso la computadora de grado PC implementaron completamente ese tipo de chip, más pequeño que un sello de aproximadamente 2 mm de espesor. Todas las interfaces serán buses seriales muy rápidos de bajo voltaje (SATA, PCI Express, SDIO, USB / HDMI / DisplayPort / ThunderWhatever [estas tecnologías ahora están integradas en USB3.1]). En los dispositivos electrónicos modernos, la mayor parte del espacio está ocupado por un espacio “vacío” donde las pistas en la PCB conectan elementos entre sí. Las tecnologías 3D permitirían reducir ese espacio al mínimo a medida que los nuevos materiales permitan manejar la disipación de calor de manera efectiva.

Bueno, la respuesta trivial es que la gente ha estado haciendo sistema en un chip durante mucho tiempo. El problema es que no puedes poner suficiente en un chip: los chips más grandes tienen problemas de rendimiento. El desafío es cómo encontrar dónde cortar un sistema en chips separados, para que las interfaces no cuesten demasiado. (Las interfaces Interchip cuestan pines, latencia y potencia, todos los cuales son los principales impulsores de la industria. Y solo porque integre algo, digamos wifi, no necesariamente lo mejora para el cliente …)
Y no olvide que la industria, como cualquier ecosistema, obtiene una gran fuerza de la modularidad: el hecho de que el controlador de memoria Haswell puede comunicarse con cualquier DDR3 compatible con JEDEC dentro de una amplia gama de configuraciones, o que puede admitir tarjetas PCIe desde cualquier proveedor compatible, etc. En otras palabras, es una gran ventaja, a nivel de sistema, soportar módulos conectados por interfaces públicas estándar.