Esto te dejará boquiabierto, pero en realidad la matriz de almacenamiento DRAM en el corazón de cada DRAM síncrona, es un dispositivo asíncrono .
Pero antes de entrar en eso, ¿creo que está preguntando sobre las diferencias de la interfaz de memoria? ¿Sincrónico versus asíncrono? Eso es fácil.
Una DRAM sincrónica tiene un reloj al que se alinean los comandos y los datos.
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Una DRAM asincrónica es automática, alterna entre cuatro líneas de control (y el bus de direcciones) en un orden particular para indicarle al dispositivo qué hacer. Luego, el dispositivo realiza una lectura o escritura temporizada, luego, si está leyendo, espere hasta que haya transcurrido el tiempo de acceso y muestree las líneas de datos. Cuando haya terminado, devuelva el dispositivo al estado inactivo alternando esas señales de control. En realidad, es más fácil de lo que parece, pero para simplificar el control y también para poder canalizar la ruta de datos se introdujo la DRAM sincrónica.
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Así es, ya sea SDR, DDR, DDR2 / 3/4/5, GDDRx LPDDR, PSRAM, RLDRAM, LLDRAM y cualquier otra permutación, todas estas variaciones de Synchronous DRAM tienen un núcleo asíncrono.
¿Por qué? … el consumo de energía. Una DRAM tiene más transistores que una CPU de gama alta. Si cada uno de estos transistores necesitara un reloj, el consumo de energía sería astronómico, otra razón es que, si bien una CPU puede ejecutar muchas rutas operativas al mismo tiempo, una DRAM activa solo una página de cada miles a la vez. Todas las páginas que no se están utilizando están simplemente allí y tienen fugas hasta que necesitan actualizarse, mientras que el circuito de control interno es responsable de cruzar el límite de sincronización / sincronización.
Históricamente, uno de los problemas más difíciles de superar en el diseño de SDRAM fue la entrada y salida de actualización automática, bueno, especialmente la parte de salida. Cuando una SDRAM está funcionando, la actualización se controla mediante comandos síncronos externos, pero cuando entra en modo de actualización automática se pasa a un temporizador asíncrono interno porque se permite detener el reloj externo. Entonces, cuando salga de la actualización automática, debe pasar del temporizador asíncrono interno al temporizador síncrono externo, y esta transferencia es IMPOSIBLE de probar porque es un evento estadístico, bueno, en los viejos tiempos era imposible, tal vez pensaron ¿Cómo hacerlo ahora? Tiempos divertidos.
Dato curioso: la primera SDRAM tenía una latencia más larga que la DRAM Asynch que reemplazaron.