Estoy de acuerdo con la respuesta de @ Mark Hahn, pero aquí me gustaría hablar más sobre el desarrollo de las generaciones de memoria. La demanda de capacidad de memoria y ancho de banda continúa subiendo de SDRAM a DDR1 / 2/3, y finalmente a DDR4. El ancho de banda máximo es SDRAM-1.6, DDR-3.2, DDR2-6.4, DDR3-12.8 GB / s, y la longitud de ráfaga es para SDRAM / DDR / DDR2 / DDR3 es 1/2/4/8, respectivamente. Mientras tanto, la velocidad del núcleo DRAM mantiene aproximadamente 200 MHz para garantizar que se pueda lograr una alta densidad. Entonces, con los valores de datos, podemos adivinar fácilmente que la longitud de la ráfaga se decide por la velocidad de transferencia de datos (es decir, el ancho de banda).
La brecha entre la frecuencia interna y la externa se cierra de hecho mediante un mecanismo de captación previa (es decir, ráfaga). La captación previa permite que una sola solicitud de dirección dé como resultado múltiples palabras de datos. Es decir, cuando se produce un acceso de memoria a una fila, se capturará un conjunto de palabras de datos adyacentes y se leerá en secuencia de disparo rápido en los pines de E / S, sin la necesidad de solicitudes de dirección de columna individuales.
La longitud de la ráfaga está determinada por la tecnología DRAM, y el valor decide directamente la granularidad de acceso mínima (puede tratarla como el tamaño mínimo de línea de caché), por ejemplo, para un bus de datos de 64 bits popular, la granularidad (ráfaga_length * bus_width) es 8B en SDRAM, 16B en DDR, 32B en DDR2 y 64B en DDR3. Entonces, ¿cuál es el valor de granularidad para DDR4? 128B? La respuesta es NO, sigue siendo 64B. La razón es que la granularidad de 64B (o el tamaño de la línea de caché) se usa mucho hoy en día, y se espera que la localidad de datos continúe disminuyendo en el futuro, lo que significa que el tamaño de línea de 128B causará un grave desperdicio de ancho de banda ya que la mayoría de los datos recuperados nunca se usarán . DDR4 mantiene una longitud de ráfaga de 8, y adopta el concepto de grupo bancario utilizado anteriormente en GDDR5 para cerrar la brecha más grande entre el bus y las frecuencias centrales.
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