El bus suele ser más lento que el procesador porque se ocupa del mundo sin chip donde la ingeniería es más fácil (posible en lugar de imposible en muchos casos).
Como dice Alex, el diseño es mucho más simple con una relación simple entre el reloj del procesador y el bus. Si se aleja de esto, debe construir una interfaz más compleja (asíncrona) que puede ser difícil de diseñar, verificar y probar. También agrega latencia a la interfaz, por lo que se requieren más ciclos para que una solicitud o respuesta cruce la interfaz del procesador al bus, o viceversa. No necesariamente reduce la velocidad de datos alcanzable en la interfaz, pero en la práctica a menudo lo hará.
En los últimos años, el uso del diseño Globally Asynchronous, Locally Synchronous (GALS) en chips grandes se ha vuelto común a medida que los diseñadores han adoptado la escala de frecuencia / voltaje para reducir la potencia. [Para un número dado de operaciones, es más eficiente energéticamente realizarlas lentamente que hacerlo rápidamente y dormir; la razón es que si baja la frecuencia, puede reducir el voltaje y, dado que la potencia es proporcional al voltaje al cuadrado usa menos energía al tomar más tiempo]. En la práctica, el procesador es solo una parte de un sistema grande, la mayoría de los cuales no tienen su frecuencia reducida cuando la frecuencia del procesador se reduce, por lo que tiene que haber un mecanismo para permitir que cambien las relaciones de frecuencia. Esto se puede hacer entre (p. Ej.) 3: 1 y 2: 1, pero cuando estamos interesados en cambiar la frecuencia del procesador en (p. Ej.) 20%, no hay una forma sencilla de pasar de 3: 1 a 2.4: 1, de modo que se utilizan interfaces asíncronas .
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